Acelerador do algoritmo K-means em FPGA

Resumo

No contexto de soluções de aprendizado de máquina não supervisionado o desafio de lidar com grandes fluxos de dados tem estado cada vez mais presente. Este trabalho apresenta uma solução para essa demanda por meio da implementação de um acelerador de hardware para o classificador do algoritmo K-means, utilizando a linguagem de descrição de hardware SystemVerilog. Combinando alto paralelismo e uma arquitetura em pipeline, foi possível alcançar uma aceleração de até 35 vezes em relação à implementação sequencial em software e de 3,38 vezes em comparação com a versão anterior da arquitetura desenvolvida pelo mesmo grupo de pesquisa.